晶背供電...半導體新決勝點

簡言之，當製程微縮線路太小，電源和訊號會互相干擾，因此，將電源佈局至晶片背面。

根據比利時微電子研究中心（imec）預估，BSPDN能較傳統方法再減少10-15％的晶片面積。臺積電也表示N2P製程，使用關鍵BSPDN技術，減少IR-drop和改善信號，達到提高性能10-12％；其中，IR-drop是在系統級電路中電壓下降和升高的一種表現，電壓提供不足或者超過都會造成IC無法正常運行。

要實現背面供電，需要兩項關鍵技術，分別爲埋入式電源軌（BPR）與奈米矽穿孔（nTSV），將晶圓正面的元件連接到BPR上，導通取得晶片運作所需電力。其中晶圓薄化爲其中關鍵，爲了將奈米矽穿孔連接至後續製造的銅導線，並降低其電阻，就必須精準地控制晶圓薄化的厚度，研磨至數百奈米，確保矽覆蓋層能平滑露出，厚度差異必須小於40nm。

另外，晶圓接合在微影方面也帶來技術挑戰，主系在晶圓研磨後，自晶背進行奈米矽穿孔的圖形化過程，微影技術需要高精確度，才能讓奈米矽穿孔與下層埋入式電源軌對準，精度誤差小於10nm，必須仰賴高數值孔徑(high-NA)極紫外光(EUV)微影設備。

晶背供電帶來各式挑戰，臺積電持續精進，臺積電大同盟也在研發初期便參與，隨主要製程參數確定，供應鏈業者將受惠兩奈米制程推進、獲得業績挹注。