愛普DRAM方案 晶圓大廠愛

繼臺積電及力積電相繼發表3D先進封裝技術後，武漢新芯日前亦發佈3D先進封裝技術3DLink，三大晶圓代工廠的關鍵記憶體晶圓均採用愛普（6531）DRAM方案，將系統單晶片及客製化38奈米DRAM透過晶圓堆疊晶圓（WoW）製程結合。晶圓代工廠希望透過3D封裝技術提高頻寬，解決困擾人工智慧及高效能運算（AI/HPC）市場多年的範紐曼瓶頸（von Neumann bottleneck）。

愛普公告11月合併營收月增15.4％達3.21億元，較去年減少12.5％，累計前11個月合併營收31.38億元，約與去年同期持平，由於愛普已淡出DRAM顆粒銷售，營收能維持去年水準代表轉型成功。愛普已發表邏輯與DRAM的WoW堆疊技術，並命名爲VHM（Versatile Heterogeneous Memory），商業模式在收取矽智財（IP）的授權金及權利金，包括提供3D堆疊客製化及相對應的邏輯介面IP。

現行的AI/HPC晶片雖然採用2.5D或3D封裝技術，將處理器及DRAM整合封裝在同一晶片中，但仍是採用處理器與DRAM分開的運算架構。處理器在執行推論或訓練等AI運算時，因爲資料量過於龐大，處理器就算擁有極高的運算時脈，但DRAM的讀寫速率跟不上，加上處理器及DRAM之間傳輸速率寬頻不夠大，因而造成處理器算力閒置，形成範紐曼瓶頸。

晶圓代工廠近幾年開始透過3D先進封裝來解決AI/HPC運算架構中的範紐曼瓶頸難題，以臺積電爲例，除了利用小晶片（Chiplet）結構，也發展出CoWoS或SoIC等3DFabric先進封裝平臺，將處理器及高頻寬記憶體（HBM）堆疊，同時開發出LIPINCON的傳輸技術，提高小晶片之間、處理器及記憶體之間的資料傳輸速率。同時，臺積電與記憶體廠合作投入WoW技術開發，愛普已順利打進供應鏈。

力積電日前也宣佈與愛普針對WoW技術進行合作，發展出邏輯IC和DRAM垂直異質疊合（Hybrid Bonding）製程，並共同研發下一代AI應用所需的新型DRAM架構。力積電錶示透過此一技術突破，邏輯電路與DRAM之間的資料傳輸頻寬將達現行HBM的5倍以上。

武漢新芯日前宣佈推出3DLink先進封裝平臺，鎖定AI/HPC及飛時測距（ToF）等應用市場。而武漢新芯客戶發佈採用WoW製程的邊緣運算HPC晶片，將40奈米SoC與38奈米客製化DRAM堆疊，大幅提升處理器及DRAM之間的資料傳輸頻寬，關鍵的DRAM晶圓也採用愛普方案。